三分频

分频----vhdl语言将时钟信号分为四种相位

1/2占空比的五分频电路实现

对STM32系统时钟和分频的一点理解

Verilog HDL 学习篇——任意时钟分频

如何由已知频率分频产生任意频率

FPGA 编程摘要之时钟分频及其避免锁存器

zigbee 协议栈的时钟和定时器分频

数字电路设计之奇偶分频的verilog实现

veri－log 语言之实现任意分频

verilog入门经验(二)--分频及counter的巧用

三星S5PV210（ARM Cortex-A8）的时钟分频系统

ISE的使用详细步骤以及奇分频的实现

Verilog实现任意分频和占空比

CC2541 Timer1 不能正常分频产生正确的 PWM

对STM32系统时钟和分频的一点理解

【温故而知新】【2】时钟分频-奇数50%占空比

一个比较简单的D触发器4分频verilog程序

简单分频原理与实现——计数器

FPGA任意奇偶数分频占空比50%

FPGA 学习之路（六）任意分频技术

CET-6 分频周计划生词筛选（Week 1）

CET-6 分频周计划生词筛选（Week 2）

CET-6 分频周计划生词筛选（Week 3）

CET-6 分频周计划生词筛选（番外篇：百词斩）

每日工作记录——任意小数分频研究

小数分频与快锁芯片ADF4193的原理与应用

Verilog语言——二分频、十进制、七段译码显示

利用patrition树和哈希算法对英文文本分频

基于CC2430/31的Zigbee实践（2）--zmain函数流程 及分频问题等

verilog实现占空比为1/2的奇数分频电路

利用条件语句实现不同占空比的分频时钟电路

FPGA实现小数分频（4.5），附源码，下载直接可用