HDL输入设计详解攻略
来源:互联网 发布:sql创建存储过程语法 编辑:程序博客网 时间:2024/06/05 20:48
Altera公司的Quartus为设计者提供了多种设计输入方法,包括原理图输入、状态图输入、HDL语言描述、网络表文件等,所不同的是,Quartus可以在一个工程中同时使用VHDL、Verilog语言输入。这里详细介绍HDL输入设计方法。
工具/原料
Quartus II 9.0
步骤/方法
这里我们默认您已经新建好了工程,选择【File】-【New】命令,出现以下对话框
选择Verilog HDL File项,单击【OK】,出现以下对话框,默认文件名为Verilog1.v
选择【File】-【Save As】命令,改变文件名,本实例改为exercise290与工程名一致
在工作区输入以下程序:
module exercise2(a,b,cin,sum1,sum2,cout1,sum2,cout2);
input a,b,cin;
output sum1,cout1,sum2,cout2;
assign sum1=a^b^cin;
assign cout1=(a&&b)||(a&&cin)||(b&&cin);
assign {cout2,sum2}=a+b+cin;
endmodule选择【Processing】-【Compiler Toor】命令,出现Compiler Toor对话框,单击Start按钮后,开始编译。编译完成后,单击Report按钮,查看编译报告如下
新建波形文件.vwf。
选择【File】-【New】命令,出现New对话框,选择Other Files选项卡上的Vector Waveform File项。单击【OK】按钮,出现波形窗口,改名为exercise2.vwf;
将所列出的端口拖放到波形文件的引脚编辑区
功能仿真
在文件中设置各输入的值
选择【Processing】-【Simulator Tool】命令,出现Simulator Tool对话框,在Simulator mode栏中选项功能仿真模式Function。单击Generate Functional Simulation Netlist按钮,生成功能仿真网表
在Simulation input栏中指定.vwf输入文件的路径和文件名。然后单击【start】按钮,仿真成功后,单击OK按钮关闭信息窗口。单击【report】按钮观察功能仿真结果
时序仿真
选择【Processing】-【Simulator Tool】命令,出现Simulator Tool对话框,在Simulator mode栏中选项功能仿真模式Timing,然后单击【start】按钮,仿真成功后,单击OK按钮关闭信息窗口。单击【report】按钮观察时序仿真结果
选择【Processing】-【Classic Timing Analyzer Tool】命令,打开Classic Timing Analyzer Tool对话框
单击【start】按钮,分析成功后,单击【ok】按钮关闭信息窗,单击单击【report】按钮观察时序分析结果
单击【Compiler Report】窗口左侧的Timing Analyzer-tpd项,观察电路输入-输出的传输延时
观察编译(综合)结果
观察电路图:选择【Tools】-【Netlist Viewers】-【RTL Viewer】命令
观察时序状态机图:选择【Tools】-【Netlist Viewers】-【State Machine Viewer】命令,本例是组合逻辑,没有状态机
观察适配后的电路图:选择【Tools】-【Netlist Viewers】-【Technology Map Viewer】命令
观察映射后的电路图:选择【Tools】-【Netlist Viewers】-【State Machine Viewer(Post-Mapping)】命令
观察器件内部的布局布线网表,选择【Assignments】-【Timing Closure Floorplan】命令
END
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